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[心得] DDR5 OC指南(二)補充&進階知識篇

看板PC_Shopping標題[心得] DDR5 OC指南(二)補充&進階知識篇作者
benmei99
(K1NG0DyR)
時間推噓 6 推:6 噓:0 →:4

前言:
寫這篇指南的目的是希望給想嘗試入門超頻的版友看,可以瞭解玩家們在講的名詞到底在講些什麼,所以上篇推文有版友提到Read/Write leveling等屬於DDR SDRAM工作原理就不講解了,免得變成無聊的數位、高頻電路和PCB layout混合課程

近期Intel事件暫不評論,目前包含事件原因等資訊過於混亂,我自己手上也有幾個平台還在測試中,想自行調整的版友可以參考之前的文章

#1cBSw2ca (PC_Shopping)

這篇本意也是給想超頻的版友看的,碰巧撞上這次的事件,不過調整完電壓曲線會比較好看,「個人」認為一定程度上可以避免發生問題。
講解還是Intel平台為主,如果有版友想看的話再補充AM5平台資訊

正文:
一. CPU
Gear 1/2/4
11th Gen開始有的Feature,Gear X mode指的是IMC(Integrated Memory Controller, 內部記
憶體控制器)和DRAM頻率比值,Gear 1=1:1, Gear 2=1:2,Gear 4以此類推。那1:1理論上會有最佳性能,為什麼會出現這個模式呢?原因有二
A. 在超頻時天花板很容易被IMC拉下來
B. CPU SA電壓不足
DDR5基本上是基於Gear 2設計的,所以要調整的話更高頻可以改Gear 4衝看看,平常就維持在Gear 2就好了。
Note 1: Double Data Rate
DDR指的是雙倍資料率,一個Cycle傳輸資料2次,分別在方波的上緣跟下緣,所以現在說的頻率是指一秒內能傳輸資料的次數,實際的頻率要除2
DDR5 6800一秒內可以傳輸6800百萬次(6800 MT/s, MegaTransfers/sec)資料,實際上頻率是3400,在Gear 2模式下IMC頻率就是1700


雙控制器
12~14th Gen之後IMC變成兩顆,因為兩顆之間要溝通又多了更多線路,目前DDR5在12代後平台延遲普遍較高,除了跟CL等參數有關,個人認為跟雙IMC架構脫不開關係,那為什麼要做成兩顆?個人猜測是為了同時支援DDR4跟DDR5
Note 2:
對高頻訊號來說,每多一條線、多一點點線長都是扣分項目。

二. 主機板
板層
上一篇說到記憶體layout的影響,那還有甚麼會影響超頻的呢?
還有一個因素是板層,PCB layout主要會有訊號、接地、電源層,
高頻電路對於任何一點阻抗/線路變化都是非常敏感的,如果PCB更多層數就會有更多的空間去走線、更好的去控制阻抗也可以更好的隔離訊號避免雜訊。
以四層板為例,記憶體基本上就是走正面跟背面,沒有更多空間去操作了。
當然層數越多也是有其他的挑戰,但對於使用者來說挑板子就是挑越多層越好。如果板材是用Server等級訊號衰減也會比較少。

DIMM Slot
到了DDR5考慮訊號強度問題,至少目前我手上用過的DDR5主板DIMM slot都是改用SMT(Surface-Mount Technology, 表面黏著技術),DDR4跟之前大部分都是採用穿Pin。
那改成SMT有什麼影響,第一個是需要更加注意插槽乾淨程度,尤其是插槽底部的地方要清理乾淨;第二個是PCB彎曲,要注意主板不要有重物壓著或是彎曲,CPU扣具有鎖緊就好不要鎖過頭,改成SMT後對於上述兩點又更加敏感。

三. DRAM
1. PMIC
上一篇說到DDR5改成VR on DIMM,PMIC有一點忘了提,就是PMIC其實有兩種,JEDEC和OC PMIC,每一階分別是5mV/10mV(電壓調整是一階一階調的,這邊不展開太多),簡略地說就是電壓範圍不同,未解鎖的話最大電壓只有1.435V,後者可以1.435以上。MSI主板在DRAM PMICFeature裡面有解鎖功能,但還是要看記憶體廠怎麼設定,如果本身就沒有想讓使用者超過1.435V,那就算在BIOS打開這個功能也沒用。

2. On-Die Termination
終端阻抗匹配,為了避免訊號在末端反射,沒有的話會訊號會失真(電壓準位0/1會有問題)。 ODT沒記錯是DDR2後期發展出來的,簡單的說就是把原本在外部的終端電阻做到Die裡面,優勢如下:
A. PCB上元件更少可靠度更高,同時成本更低也有更多layout空間
B. ODT是用內部暫存器控制的,可以直接用BIOS調整
C. 接在內部當然會比往外拉線更好,減少寄生效應(寄生電容/感)
ODT怎麼調整會在下一篇實際操作篇中講解

3. SPD
Serial Presence Detect,在DIMM上的一顆EEPROM,記錄了模組/顆粒廠、工作頻率/電壓、XMP參數、JEDEC代碼、CHIP ID等重要參數。POST過程中北橋會跟SPD溝通,取得並設定相關參數。SPD很重要,包含預設值都在裡面,沒有SPD可能會有很多相容性問題。
DDR5在SPD設計上有些變化,像是把SPD跟其他HUB兜在一起管理對外部存取,這邊不展開太多。
Note 3: Chip ID簡單說就是IC編碼,每家廠商在JEDEC都有不同的編碼,Chip ID可以幫助板廠辨認不同的顆粒,針對顆粒特性進行最佳化,DDR3早期很混亂,第一批跟第二批同型號的DIMM可能顆粒用的完全不同,顆粒不同需要的最佳化也不同,套用不適用的rule相容性可能有問題,所以那時期很混亂(DDR3時期記得很多記憶體廠都是用技嘉板子驗證),DDR3末期開
始導入,Kingston是最早導入的,類似的還有Stepping/PCB ID,板廠很早就想推Chip ID了,但不是很順利,後來Z170+Hynix A-Die出了很多問題,最後才順利推動,這段故事很有趣,有興趣可以去看林董影片比較詳細。

4. Training
Training跟DDR layout有關係,簡單的說是要保證訊號和時序同步,training過程中會調整CMD/ADDR、DQ/DQS的Delay,讓訊號的edge對齊,尤其是DDR3後改成Fly-By topology後,訊號又有了不同的挑戰(CLK、CMD/ADDR到達時間會不同),由於這邊再講下去就會變成記憶體工作原理課程,先簡略了解training到底在幹嘛就好。在MSI BIOS中有關Training行為模式也有一些能玩的選項,也是等到下一篇再講解。

四. 網路資源
英文資源很多就不講了
1. 我(X ,開玩笑的,但歡迎同好交流,主要出沒PTT,偶爾在UH社團和巴哈
2. 林董,應該不需要介紹
3. 林大餅Bing,餅哥是華碩工程師,YT上有頻道常常分享超頻資訊
4. NGA和ChipHell,對岸論壇

以上
下一篇實際操作篇會講解一些時序,並演示如何進行超頻

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※ 編輯: benmei99 (36.227.172.194 臺灣), 05/09/2024 22:26:37

※ 編輯: benmei99 (36.227.172.194 臺灣), 05/09/2024 22:28:39

smallreader 05/09 22:34

※ 編輯: benmei99 (36.227.172.194 臺灣), 05/09/2024 23:43:39

aaddaaddjack 05/10 00:41大大該不會是版廠EE吧,頻率要跑得

只能透露我是相關專業出身xD

aaddaaddjack 05/10 00:41高真的layout很重要,有經驗的lay出

aaddaaddjack 05/10 00:41來訊號品質好simulation輕鬆過

faye2003 05/10 08:27好文 推推

※ 編輯: benmei99 (36.227.177.200 臺灣), 05/10/2024 08:27:07

※ 編輯: benmei99 (36.227.177.200 臺灣), 05/10/2024 08:29:44

smmoon 05/10 13:41感謝分享

mike841126 05/10 14:03

overskyend 05/10 20:00

ang728 05/12 14:00單位是MT不是6800次

※ 編輯: benmei99 (36.227.177.200 臺灣), 05/12/2024 14:23:53

benmei99 05/12 14:35已修正