Re: [情報] AM5，CPU散熱器安裝教學
※ 引述《oopFoo (3d)》之銘言：
: https://i.imgur.com/w5YuSb9.jpg
:
: Zen4成本會非常的高，板子也會很貴（堆料堆滿），ddr5到年底應該也不會跟ddr4一樣便宜。
:
: Zen4拼頻率拼成這樣，跌破大家眼鏡。dc，筆電都是省電比頻率重要，Zen4的設計理念令人疑惑，5ghz真的是魔戒嗎？
部份前文恕刪
老實說在CCD Die Shot出來之前
我對CCD的乳摸沒啥興趣就是
但我對新的IO Die比較有興趣
因為真的變太大了
https://i.imgur.com/4WacHI9.png
: 推 fu1vu03 : IO DIE製程少一半 體積一樣大 49.159.147.231 05/24 20:04發文前看了一下COMPUTEX的YOUTUBE影片
我覺得是AMD相較於目前GF 12nm IO Die
塞了更多東西進去的關系
: → ShimaKazuya : 當然一樣大，不然內顯要塞哪裡 101.9.133.196 05/24 20:08: 推 ltytw : 2CU又沒多少 125.224.93.133 05/24 20:11: → ltytw : 那些面積大概是別的東西吧? 125.224.93.133 05/24 20:12: → AreLies : PCIe也要面積的 122.117.70.8 05/24 20:14: → AreLies : IO要提升 但是IO也吃DIE面積 122.117.70.8 05/24 20:15: 推 rock0807 : 新的IOD有含內顯阿 223.137.93.132 05/24 20:52老實說多了內顯
跟一些雜七雜八的
會比很多人想像中的佔了更多的Die Size就是了
舉個例子來說
這個是AMD Zen2 APU Renoir的Die Shot
https://i.imgur.com/JfaAcTb.jpg
來源一樣是偉大的大神 Fritzchens Fritz
https://www.flickr.com/photos/[email protected]/albums
可以從圖片看到
相較Matisse跟Vermeer這種純CCD + IOD的配置
APU的中間偏右上區塊那8條橫的矩形面積
除了是多出來的VEGA的CU部份以外
還能看到緊靠CU右邊邊緣的ROP、上下各佔一小塊的Cache
跟下方很佔Die Size的ASIC，像是影像的編、解碼器
以及顯示輸出的控制器跟PHY
跟這些附屬建物(?)相比
VEGA 純CU部份所佔的面積，真的是小巫見大巫了
剛才打到最後要送出時
才發現很早以前已有高手已經畫好區域圖
比較詳細且清楚的區域圖，可以去techpowerup看
縮網址:
https://tinyurl.com/2p83963h
再參考這次蘇媽在Computex上的影片
https://i.imgur.com/FjXzLrx.jpg
IO的部份從之前的DDR4 → DDR5
PCIe 4.0 → PCIe 5.0
USB 10Gbps → 20Gbps 14個
還多了Wifi 6e
由於USB沒寫清楚從CPU的直通部份給幾個
但我猜應該至少比上一代的Vermeer給4個 USB 10Gbps還多
再加上4個Port的顯示PHY...
我的感想是
這次IO Die真的塞了一大堆東西進去
除了CCD以外，應該都全包了
感覺AMD真的鐵了心要把CPU當SoC
跟Intel的設計風格真的愈差愈多了
只是因為頻率提升及加了PCIe 5.0進去
那個Infinity Fabric應更會更佔位子
再加上AMD在設計上，是把CCD跟IOD互連的部份
以及CCD跟顯示晶片互連的部份
全都是用Infinity Fabric相連
所以那個Die Size會變大真的不是很意外
但我總覺得AMD應該有額外塞了一些，
表面上沒看到的東西進去
像這個是Zen2 Matisse IO Die
https://i.imgur.com/cs7rr2f.jpg
沒含內顯的IO Die，外圈那圈
扣除很明顯的記憶體控制器跟CPU相連的IF
就已經被剩下外圍那圈USB相關的部份佔了不少空間
所以我在想這次應該有塞了其他東西進去
不然以這顆IO Die的面積，對照GG 6nm的價格來說
我怎麼想都覺得那顆IOD應該便宜不到哪邊去...
已經快是Matisse CCD的兩倍大了
故意設計這麼大一顆IO Die，應該有其道理才對....
--
一種可能是內顯沒全部啟用
還有一種可能是這個IOD是不是也有
DDR4的MCU？
mcu哪會大 儲存控制器與儲存才會大
內顯獨自拉出來一塊不會更省成本嗎
跟IO併成一塊看來6nm良率很高
如果我沒理解錯,這顆IOD是不是比
Core還大了? 這哪招
雖然之前也比Core大,但製程是低的,
現在製程同步還又更大....
看layout感覺是IO bound，所以就亂
塞吧，這代變大可能是IO更多了
你看發表會給出來的規格就知道IO塞
到滿出來了
地坪就那麼大你再拉出來沒地方放了
越看越不適合ITX
IO塞成這樣那還要南橋幹嘛
ITX搞不好還真的靠iod單幹就夠了
整個設計看來還是面向伺服器跟專業
市場 DT的CPU只是加減賣 不然一般
使用者哪裡需要這麼多IO
整個zen架構其實DT都是順便而已
因為DT只是順便而已
從 zen1 就是這樣了，不用晶片組
基本上該有的 I/O 都在 CPU 上有
當然要更多的話就要晶片組了
塞成這樣其實還是不夠用，畢竟要為
新一代高速記憶體的支援性及USB4.0
做準備
發表會上沒提到USB4但還是可能支援?
USB4應該是不支援，等改版，認證與
相容性應該這一版來不及。
可是為什麼x670e要兩塊晶片組
到底有多少東西要塞
就什麼都要黏 一個設計到底 黏兩個
晶片組就有更多io
也有好處拉 chipest代工的 只作一
種省點設計費
有沒有可能是IGPU規格給得不錯呢？
IO微縮不行已經很久了，所以才需要
chiplet。普通邏輯一個節點還可以
1.8的密度進步，io只有1.1左右。所
以就算12到6有兩個節點，光io只能縮
小到0.6~0.7左右，pcie5需求又更大
真的igpu可以給的空間所剩無幾。
6n的主要好處應該就是功耗跟頻率。
因為Zen架構的設計理念
一直是以Server為主 DT為輔 NB去死
所以那顆IOD應該也會在EPYC上看到
有些人在那叫什摸只給2CU
因為Server不會用內顯來打遊戲
DT才會
Server的IOD要大多了，原理一樣就是
既然IO都比照server了為什麼記憶體
不跟著變成四通道 屌打I家
四通沒意外一樣給HEDT，然後DC是8通
四通道的控制器面積，那麼小的基板
塞不下了
接下來是 售價爆炸 還是 毛利爆炸
當然是售價，DT市場沒必要降價
感謝說明
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