[心得] IC驗證工程師工作經驗分享
在DV工作十年，算是一個里程碑？除了分享一些心得外，也再次推廣DV這個職務。 XD
感謝遇到的所有長官、同事、還有各種機緣。
先聲明，以下都是個人經驗分享，並非表示所有公司、部門狀況。
======= 從抄自己的文章開始 =======
以下 Digital Designer (簡稱DE)
指稱主要工作是用HDL(台灣多用Verilog)設計數位IC電路的工程師
Digital Verification Engineer(簡稱DV)
工作相關技能：
Part 1,
1. Linux + shell script
2. scipt language (Perl, Python, Tcl, ...)
3. simulator (IUS, VCS, ModelSim)
4. debugger (通常是Verdi)
5. SystemVerilog
5-1. 一般常用語法
5-2. SystemVerilog Assertion
5-3. Functional Coverage
6. UVM
7. FPGA
8. 各種Protocal(AMBA, SPI, I2C, SDIO, ...)
9. Domain know-how, know-why
10. GLS (gate-level simulation)
11. Static verifcation technologies. (formal verifcation)
12. AMS (analog/mixed signal) verifcation.
13. UPF (Unifed Power Format) low-power verifcation using UPF.
14. ARM CPU architechture
15. Embedded system (C/asm firmware)
16. Emulator (Zebu, HAPS, Palladium, Veloce)
17. SystemC modeling
Part 2,
1. 驗證團隊執行規劃
2. 帶新人
新增 5-2 SystemVerilog Assertion 獨立項目，是因為除了 dynamic simulation 之外，
還可以延伸到 formal verification。
新增 5-3 Functional Coverage 獨立項目，因為更加體會到其重要性。
Domain know-how, know-why 比較多且雜，就不列出細節項目了。
主要是透過再次分享工作累積的經驗，希望傳達給各位版友，
DV的技術深度及廣度是可以做得很高，不會落後於數位設計。
關於薪資、職涯出路發展、和數位設計職缺比較等問題，很多前人都有分享過了，
不在此贅述。（補充：我覺得做DE做DV「都很好」）
順便分享以前很難回答的問題：
關於UVM的學習書籍，市面上已經明顯比以前有更多選擇了，簡體、英文書都有。
以完全不花錢來說，我推薦可以註冊 SIEMEMS Verification Academy 網站，
有免費的 UVM cookbook pdf 可以下載，不過書籍排版做得不太好，比較建議看網頁版。
另外就是如果想要初步了解DV這個職務在做什麼事情，強力推薦一本書。
以下內容取自《ASIC/SoC Functional Design Verifcation》
+ SystemVerilog + UVM (Universal Verifcation Methodology).
+ UPF (Unifed Power Format) low-power verifcation using UPF.
+ AMS (analog/mixed signal) verifcation. Real number modeling, etc.
+ SystemVerilog Assertions (SVA) and functional coverage (SFC) languages
and methodology.
+ Coverage-driven verifcation(CDV) and constrained random verifcation(CRV).
+ Static verifcation technologies. Formal verifcation (model checking),
static + simulation hybrid methodology, X-state verifcation,
CDC (clock domain crossing), etc.
+ Logic equivalency check (LEC). Design teams mostly take on this task. But
the DV (design verifcation) team also needs to have this expertise.
+ ESL—Electronic System Level (TLM 2.0) virtual platform development (for
software development and verifcation tests/reference model development).
+ Hardware/software co-verifcation (hint: use virtual platform methodology).
+ SoC interconnect (bus-based and NoC—network-on-chip) verifcation.
+ Simulation speedup using HW acceleration, emulation, and prototyping.
最後分享，敝公司最近大舉招募，這應該不算是新聞了，
有興趣的版友可以趁最近去試試看，如果有DV相關的問題歡迎一起討論。
--
好專業，推
這是發哥hr在貼徵才文嗎..
謝謝分享
雖然不是這領域，但也推
要學的東西好多喔，都不會忘記嗎
formal有人用？好驚訝
= ="當然有人用啊
formal 用一堆，以後還要用更多，某些驗證快太多了
推
別透露太多啊 搶我們飯碗 XD
推
推高手前輩
推推！而且很用心回覆相關問題～
推
推專業
台商DV人力很缺，但是上層給的人好少
dv很多都拿去印度做啊
dv 真低難 要學東西有廣又深@@
推！感謝分享
DV比DE重要，現在搞架構的越來越多DV出身
Systemverilog寫的好要飯要到老
推
前陣子逛到一個在聊DV的discord https://discord
.gg/9BXfwznh
推
"DV比DE重要，現在搞架構的越來越多DV出身"，所以現
在主要搞架構的是警衛嗎?因為DV比DE重要,所以現在搞
架構的一定不是DE
現在搞架構的比例最高的就是最重要的
既然DV比DE重要,那DV搞架構比例應該比DE高
如果沒有比較高，就是有人在胡扯
推推
推
推
外商架構是DV出身的越來越多，台商IP部門有些就是架
構DV一體的，DV規畫作一陣子後才會讓你轉架構規劃
DE開發四個月，DV要驗六個月以上，DV沒有驗完敢出去
通常就是DE準備ECO到爽
更別說一堆只會維護IP的DE，根本也沒有DV有更大的作
用，台商DE政治上聲音大，DV驗到問題還敢大小聲，在
某些外商，DV只看spec，驗出來有問題，DE要吵自己去
喬spec，不然就是乖乖在DV要求期限內修到好
就說DE門檻低惹~DV都可以取代DE惹
推
各位公司的dv可以說話這麼大聲真屌 不知patent發
幾個
"外商架構是DV出身的越來越多"，到底有沒有超過DE?
如果沒有,那DV比DE重要是怎麼嘴出來的?
DV在越複雜的系統,真的越重要,但跟DE也只是平起平坐
而已
DV跟DE,重不重要,純粹是看個人功力,有一堆只會顧IP
的DE,但也有一堆spec.比顧IP的DE還不熟的DV。
想問是不是真的只要有coding基礎就能試試看DV? 前陣
子面R的DV時聽到的
就只是一個工作.沒有人重不重要.
就好比醫生.有很多科別.
最累的是外科跟顧急診.最爽賺最多眼科皮膚科.
這技能樹原來才10年...神人（跪
推分享
推分享
推專業分享
推推 google最近找很多
DV DE取向不同 挑覺得有趣的才是重點
推分享
台廠DV的地位很低啦，一堆不懂DV的老闆在亂帶
推推
DE錢就是比較多~比較秋~其他都廢物雜魚
ip用買的~會連連看就可以賺高薪~屌打其他雜魚~爽
要做DV最好去一線廠磨練，會比較專業，錢也不見得
比較少，每個領域都有自己的專業，貶低別人實在沒意
義
而且up連連看也不是DV的工作，是DE的部分工作，樓上
某樓是在看不起DE還是DV？搞得我好亂….XDDD
ip
還是你當DE整天只被安排做連連看的工作？那誰才是廢
物雜魚？
推 感謝分享
還好吧～在豬屎屋的也都瞧不起系統廠跟輪班仔阿~~
門檻不高的DE不就能被人家說爽嗎？
錢又多，同事又都台科大的~真爽
一個文人相輕的概念
真的專業的DV就是要學會樓主分享的這些，老實說要
學會的技能也不比DE少，而且一樣要看自己負責吧IP
的standard和spec.
好的DV會直接拿Verdi 的waveform根據standard跟Desi
gner說你的design哪裡有問題，差別只是沒寫rtl，但
他們也要寫c code
現在都往uvm 發展，我是覺得沒有比DE好混
另外如果你覺得DE只是在做連連看的工作，我推論你
應該是很junior
系統廠也都被酸只抄公板
Don't care
那可能是不知道系統廠工作價值在哪的人才會那樣說，
基本上就是自大的言論，…..其實酸別人都是沒必要
的
random和coverage就蠻高深的，這部分DE會需要DV來
協助架驗證場景。
而DE會需要根據DV的驗證結果來了解架構在哪些條件下
有弱點並思考是否需要改善。所以兩者是相輔相成。
UVM引入了C++的物件導向，然後以DUT為中心建立像是d
river、sequencer、scoreboard等驗證環境。這部分就
更專業了。
外商收很多DV 不是因為DV可以當SA好嗎... 再者強的
整合三者都會碰 這些根本不會跳 弱的DV也只會dump
fsdb叫整合看罷了Tweaker環境也建不好...
然後一般來說 UPF CDC ESL NoC 這全是不同team 單
就DV生態 能全碰的 主管應該不是普通人...
推強者
謝謝分享。求內推
推 感謝分享
推推
M 果然強大！
感恩推推
推推，很詳細！
業界有很多叫DV的職位 因為不同公司或部門差異很大
加上DV相關的資料比起DE少很多 導致很容易誤會DV的
工作內容 因此才希望提供更多資訊給有需要的人參考
p.s.這篇其實是徵才文沒錯XD 有想挑戰的歡迎聯絡我
跟某a認真就輸了啦 笑笑就好
dv....高不高級不知道啦 但人很多 多很多很多
門檻相對低了一些 但專業起來也很專業
感謝分享！！
我部門之後好像會找一個DV manager
謝謝分享
謝謝分享
少列了random驗證相關技巧？
其實現在DV主管有一半PM的腳色，控管每個design p
hase的品質，review design architecture spec, d
rive design release schedule, verification, em
ulation, chip bring up, chip validation, refer
ence code 給software team都要管
小弟想笨笨的問一個 如果有112電類（非ics)的碩 沒
有修過任何硬體的課 需要在碩班補什麼課才可以畢業
後進一線當dv
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