[討論] Verilog被取代的可能性

vivid23 04/12 14:25我覺得短時間 verilog 仍然很難被取代。chsel 語法

vivid23 04/12 14:25的進入門檻還是有點高

odahawk 04/12 14:25老闆說：「出問題誰負責？」

cocogogo 04/12 14:26等中年主管退休後才有可能

b0117 04/12 14:30機會不大，換了很多ip要重新check

bear1414 04/12 14:33被取代很難

tkhan 04/12 14:37n年前就有人說C要被取代了

tigertiger 04/12 14:40來來去去都是要描述電路 哪個好用就用哪個 有差嘛

brightest 04/12 14:41Sifive 好像都用chisel了

brightest 04/12 14:43台廠產品沒那麼複雜 應該不太會改

Archier 04/12 14:43你開間公司全都用 HDL 開發不就知道了？

dakkk 04/12 14:48台灣產品 大部分都是跟不同ip blcok對接protocol ve

dakkk 04/12 14:48rilog就夠了

dakkk 04/12 14:50重要的還是ip研發 產品都是把各block接起來而已

dakkk 04/12 14:52用太高階語言 看不到clock tree 反而危險

YcL5566 04/12 14:53結果到EDA tool還是被趴回去verilog

KennethC 04/12 15:06感謝分享

leo61532 04/12 15:07下一篇 Perl被取代的可能性

EyeballRed 04/12 15:08perl被取代不是很容易嗎？ tcl python ruby......

jason90814 04/12 15:10下一篇：ptt被取代的可能性

goodyW 04/12 15:17有可能，但要很久以後，搞不好你看不到這天

dslite 04/12 15:22被netlist取代

blacktea5 04/12 15:25養個ab team 誰出的bug 少就活

tigertiger 04/12 15:27人類被香菇取代的可能性

lolpklol097504/12 15:52下一篇 VHDL

chaulove 04/12 16:03麥當勞被取代的可能性

centra 04/12 16:04老闆：換掉出包你要扛嗎

a000000000 04/12 16:19我都直接run spice

truevines 04/12 16:24用high-level C也可以啊，就看你compiler要怎麼做

patricktu 04/12 16:24教主安安

wupaul 04/12 16:31廢文 0％ ic出事誰負責

kevin620 04/12 16:39不會

kevin190 04/12 16:40先證明可靠性跟穩定性，沒人想拿自己產品開玩笑

mmmmpipi 04/12 16:45廢文一看就知道沒經驗

chrischang 04/12 17:13要看現在四大電機系學什麼吧

chrischang 04/12 17:15不過因為TO太貴，敢冒風險的應該不多

la8day 04/12 17:2310年前就有人在說要被HLS取代…

maxking3388 04/12 17:43呵呵 笑死

p1234891 04/12 17:51你也快被 AI 取代了呢

Kururu8079 04/12 17:51你是不是把Verilog當c在寫？

democrat 04/12 18:43嫌功能貧弱=懶得花時間多寫

Iamjkc 04/12 19:27類比電路表示

LeTao536 04/12 19:33還得看Synopsys,Cadence,Mentor有沒有打算支援

blackrays 04/12 19:47出社會了沒

wake7078 04/12 19:49怎麼不用matlab

foxtail666 04/12 19:58學術界吧

rockrock112704/12 20:12你有碰過Verizon或FPGA嗎…

rockrock112704/12 20:13Verilog

bcew 04/12 20:54光SV的package、多維陣列就讓EDA tool有奇怪現象了

bcew 04/12 20:54，不用去想更高階的做法，先等sv能很順再說吧，不是

bcew 04/12 20:54能sim、能上FPGA就能用的。

sweetpotatoa04/12 21:12搞hw的是最不願意學新語言的，你覺得勒

peterlin022404/12 21:21LeTao講出了一個很關鍵的點，短時間很難取代verilog

peterlin022404/12 21:21 HDL

Iamjkc 04/12 21:23一個東西要有缺點才有人取代他 rtl缺點是什麼？

Iamjkc 04/12 21:23就是有人不想學而已啊....

HotDogCC 04/12 21:46缺點是寫有號數麻煩 優點是要自己寫有號數

peterlin022404/12 21:49對，有號數自己寫的話，debug比較方便清楚

qoo9959 04/12 23:25加油

Qcloud 04/12 23:47難喔

BIGT 04/13 00:23目前覺得不會，至於perl重要性下降，但還是好用，也

BIGT 04/13 00:23不會完全消失

ypc1994 04/13 06:28用vim 寫 netlist什麼時候才要被取代

peter98 04/13 07:02你知道石墨烯已經喊了30年了嗎? 結果半導體產業還是

peter98 04/13 07:02不屑用 有些東西就是教育象牙塔喊爽的而已

aowen 04/13 12:410

delaluna 04/13 16:31看你所謂的取代是什麼意思 如果是刻新IP的話

delaluna 04/13 16:31只要interface可以跟別人對接整合就好

delaluna 04/13 16:32如果是整個flow的話幾乎不太可能

freef1y3 04/13 22:57沒有struct module I/O不能用多維陣列

freef1y3 04/13 23:06wire [a:b] xx [c:d] 跟 wire xx [a:b][c:d] 不一樣

mmonkeyboyy 04/15 03:23sv 不要去用那些fancy的東西 其實規定起來比verilo

mmonkeyboyy 04/15 03:23g嚴格 這反而是好事 所以是看人用吧

mmonkeyboyy 04/15 03:24重點是出來的東西是什麼要知道就好