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[問卦] 高階製程的晶片用低階做的出來嗎?

看板Gossiping標題[問卦] 高階製程的晶片用低階做的出來嗎?作者
three88720
(不要跟我起爭yee啦!)
時間推噓10 推:10 噓:0 →:41

如題

想問一下

晶片在設計時是先選定要用什麼樣的製程,再以這個等級的製程做基礎去設計嗎?

也就是說先選定要用3奈米製程,再以3奈米製程能達到的晶體管規模為基礎去設計晶片,

一旦不是使用原先預定要使用的製程就做不出來?

還是說其實一樣可以用稍微落後一點的製程(例如5奈米)去製造出原先設計的產品

只是說產出的晶片體積會比較大,性能會稍微落後而已?

有相關的卦嗎?
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killpolice: 不用每上升那幾%就特地跑出來昭告天下10/16 08:19
那你摳腳幹嘛昭告天下?https://imgur.com/fFoeTXo.jpg

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※ PTT 留言評論
※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.136.79.116 (臺灣)

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https://www.ptt.cc/Gossiping/E.Q_a7K_EHgOyM

ZakkWylde 09/13 12:34當然啊..不然model不準模擬跑爽的?

ArSaBuLu 09/13 12:34歹竹中出好荀沒聽過膩

※ 編輯: three88720 (223.136.79.116 臺灣), 09/13/2023 12:34:54

rick102233 09/13 12:35設計時就考量生產的技術節點了-.-

haha7456 09/13 12:35三星的稍微落後都不知道幾年的差距了

TopGun2 09/13 12:35奈米屌可以放進古井。但是象跋放不進吸

TopGun2 09/13 12:35

rick102233 09/13 12:35設計一個沒人做得出來的是在?

Samurai 09/13 12:37IC設計是跟晶圓廠拿對應製程的model做,

Samurai 09/13 12:37不同製程等於砍掉重練

harkk2001 09/13 12:37體積?你知道奈米這邊的意思是什麼嗎?

apatosaurus 09/13 12:37低階製程速度上不去而且會過熱,熱

harkk2001 09/13 12:37意思是用奈米等級在矽晶上刻蝕線路

apatosaurus 09/13 12:37到錫球融化

ChungLi5566 09/13 12:38EDA軟體會把IC設計的東西轉成製程

harkk2001 09/13 12:38為什麼要用紫光來在塗層上線路你知道

harkk2001 09/13 12:38嗎?

frommr 09/13 12:39光線圖就ㄅ知道差到那裡去惹,更別說機台

frommr 09/13 12:39

harkk2001 09/13 12:39因為黃橙黃綠藍靛紫,紫是光譜中最細

harkk2001 09/13 12:39的,這樣你懂嗎

harkk2001 09/13 12:41極紫光用的就是紫光打在矽晶片的化學

harkk2001 09/13 12:41圖層上做成像是電路板的線路,層層堆

ArSaBuLu 09/13 12:41幹嘛黃兩剌

harkk2001 09/13 12:41疊,幾億條的存在,所以說體積的概念

harkk2001 09/13 12:42不正確

three88720 09/13 12:42了解了,看來真的做不出來

three88720 09/13 12:42主要是看到有人在討論說說不定A17pro

three88720 09/13 12:42可以用低階製程變成A17給明年的手機用

three88720 09/13 12:42,看到當下覺得有點奇妙,所以上來板

three88720 09/13 12:42上問一下可行性

icome 09/13 12:45做得出來不代表能商轉

harkk2001 09/13 12:47刻蝕線路可以用很多辦法達成,但是艾

harkk2001 09/13 12:47斯摩爾跟台積的專利就是用光去轟擊某

harkk2001 09/13 12:47個金屬離子產生極紫光,可以產生3納米

harkk2001 09/13 12:47的光線刻在塗層上,但是並不代表別的

harkk2001 09/13 12:47刻蝕方法不能達到把幾億條線路用堆疊

harkk2001 09/13 12:47的方式劃在一個晶片上,這也是intel說

harkk2001 09/13 12:47的我10奈米的效能等同台積7納米的效能

dferww55 09/13 12:50稍微修改一下可以,以前蘋果同一個soc

dferww55 09/13 12:50分給三星跟台積做,兩家製程模型也不一

dferww55 09/13 12:50

dferww55 09/13 12:51當然你製程不能差太多,5nm退到14nm,

dferww55 09/13 12:51這就不可能

turorach 09/13 13:35某些情況下可以,但通常還是要稍微調整

analyzer 09/13 14:07開案時選定製程、晶片裸DIE大小、內含有

analyzer 09/13 14:07什麼功能。功能不變降低製程規格就塞不

analyzer 09/13 14:08下原本規劃大小除非晶片裸DIE面積也變大

mastoid 09/13 14:24intel跟gg是線寬定義不同 才有10nm vs 7

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