[請益] power DV 面試都考些什麼啊?

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在DV工作十年，算是一個里程碑？除了分享一些心得外，也再次推廣DV這個職務。 XD 感謝遇到的所有長官、同事、還有各種機緣。 先聲明，以下都是個人經驗分享，並非表示所有公司、部門狀況。 ======= 從抄自己的文章開始 ======= 以下 Digital Designer (簡稱DE)

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說到驗證DV，大致上分成三類： logic verification, architecture verification, post-silicon, 就業市場上面，九成九的DV都是做logic verification， 工作內容就跟鄉民說的一樣， 寫SV, testbench, test pattern, random-constrain,

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數位驗證在科技業有越來越重要的趨勢 使用的工具、程式語言不外乎是SystemVerilog, UVM, Formal等等 還有一點自動化的工具，例如Perl, Tcl 不過這些東西大多要就業才會碰到，學校、資策會或自強都很少學 以新鮮人來說，面試下來即使一線dv(螃蟹、發哥)考的東西也不難

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各位前輩好 我是非四大四中國立碩 碩論主要在做power ic方面的設計 今天收到科締納的verification engineer 職位 但板上關於科締納的資料很少

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原文恕刪 個人比較好奇常常有人說系統廠蹲幾年可以跳IC廠 但若跳IC廠後大概都會做哪個職位? 有可能是IP Team用Verilog or VHDL刻IP嗎? 還是讓你讀史密斯、razavi從打SPICE開始 畢竟這種通常會比較要求背景或學歷

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Dears, 最近想從原工作轉換跑道，目前在某MCU design house擔任PE(~8Y) 從3月初開始投擲履歷，一直沒收到面試通知，持續等待中。 今天收到強茂的邀請，爬來一下文章，討論串不多，想說發文請益一下。 我看職缺敘述會是在新竹的研發中心，職缺有兩個

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各位年薪百萬的大大好，小弟最近面試智原_晶片電源完整性驗證(PI)此職缺。 主管說算是APR後段對整個ic做電源驗證的部門，工作內容為大概為： 1. IR Drop分析，確保每顆cell都能保持正常工作。 2. Chip power estimation與flow的建構 3. 會使用tcl做事，所以不能怕打程式

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長話短說，不是亂發面試， 公司的確是想找有軟體背景的來做數位IC設計和驗證， 有可能是系統端的bring up, system validation, 也有可能是UVM OOP, 反正都需要軟體跟程式設計背景，

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之前朋友就對這個課程很有興趣 想請問未來會不會有數位驗證的課程？ 數位驗證主要寫Systemverilog, UVM等等 都是Verilog跟OOP概念的延伸 而且一般數位驗證不太會看學歷

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VLSI 是我的Major， 知道IC Design: DV 是美國最容易上岸的， 想詢問哪一個program適合我未來職涯~ USC: 台灣人+中國人多 功課討論起來很方便，很多頂大的同學