Re: [問題] 串流機的電路設計對光纖輸出影響

: 推 djboy: 就微觀來說，不止是相異設計與元件，就算是同一元件都有 02/24 21:39: → djboy: 不同的特性，也造成不同大小的jitter。以現今DAC的技術， 02/24 21:39: → djboy: 這些差異真的足以造成DAC輸出波型的不同？ 02/24 21:40: → djboy: 或是說，這些差異值最後是有意義的？ 02/24 21:41: 推 djboy: 順便請教一下O大，SP/DIF的clock，是怎麼傳輸的？我之前找 02/24 21:47: → djboy: 了一下，沒有簡單的解釋；真的看spec我也沒這本事。謝謝！ 02/24 21:48
S/PDIF 是用 biphase mark code，參考 Differential Manchester encoding

因為只用一條訊號線傳遞，如果不編碼數據出現太多連續的０或１會無法分辨
所以利用編碼讓訊號電平不斷翻轉，編碼後電平不會持平超過 1 個 bit

跟隨 Clock 訊號的上升下降觸發

起始必為高電平以Ｈ來表示、低電平用Ｌ表示
Data＝１為ＨＬ或ＬＨ
Data＝０為ＨＨ或ＬＬ
每個數據 bit 的起始電平都會反轉

https://imgur.com/6rDvNSB

Data　１　０　０　１　１　０　１　０　０　１　０

　　　ＨＬ、超始必為高電平所以用ＨＬ來表示１
　　　　　ＨＨ、之前是Ｌ所以反轉以ＨＨ表示０
　　　　　　　ＬＬ、之前是Ｈ所以反轉用ＬＬ表示０
　　　　　　　　　ＨＬ、之面是Ｌ所以反轉用ＨＬ表示１
　　　　　　　　　　　ＨＬ、同上以此類推

　　　ＨＬＨＨＬＬＨＬＨＬＨＨＬＨＬＬＨＨＬＨＬＬ
可跟上圖的 Encoded (BMC) 作比較，應該沒搞錯這種東西好像有點遙遠了

資料編碼後最多只會有連續的ＨＨ或ＬＬ，不會出現ＨＨＨ～ＬＬＬ～或以上的組合
但後面 Preamble 的 BWM&ZYX 就是違反這個規則來識別 Sub-frame 開頭

其實也不用太煩惱碼是怎麼編、怎麼解的
總之編碼後的訊號包含了數據及時鐘
怎麼放進去的反過來就能從訊號中分離出 Data & Clock

但一般認為分離出來的時脈品質比較差
由其是光纖的物理特性其 Phase noise 會比同軸更差

參考 #1UzU-FUO 有關 S/PDIF 的資料編碼的

|M| |W| |B| |W| |M| |W|
|X| Channel_1 |Y| Channel_2 |Z| Channel_1 |Y| Channel_2 |X| Channel_1 |Y|...
| | |
| |<Sub-frame 1>|<Sub-frame 2>|
|<------- Frame 191 ------->|<------- Frame 0 ------->|<------- Frame 1...<<<------- Block ---------->|<---------- Block --------------------------->>>

S/PDIF 訊號就跟輸送帶一樣不停的從發送端丟 Data (bits)過來
接收端的控制器收集 bits、從 BWM 判斷 Sub-frame 的開頭，把 bits 組合成 words

S/PDIF 傳送一組 64-bit 組成的 Frame 就有一組完整的ＬＲ立體聲樣本數值，也就是
PCM 樣本的輸出頻率

當然現代的 DAC 都還有 DSP 作過採樣等處理再用如 I2S 控制與傳送數據給 DAC 核心

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人間五十年、化天のうちを比ぶれば、夢幻の如くなり
^,,,^ 一度生を享け、滅せぬもののあるべきか
(ミ‵ω′)\m/ NOBUMETAL DEATH!!(乂'ω')

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