Re: [閒聊] AMD你也有大小核出問題的一天啊
※ 引述《mayolane (沒有人啦)》之銘言:
: Ryzen AI 9 HX 370有Zen5*4+Zen5c*8
: 主要的問題是Zen5和Zen5c在兩顆CCD上
: 彼此用Infinity Fabric連接
: https://i.imgur.com/acR8B42.jpeg
: 要知道7950X兩顆CCD的延遲也才79 ns
在前代Zen4架構
消費級首次用上Zen4+Zen4c大小核的
Phoenix 2 APU(7545U/7440U、Z1、8500G等使用)
Zen4+Zen4c大小核是位於同一個CCX上
https://i.imgur.com/8PqjH3e.jpeg
6個核心共用16MB的L3快取
雖然大核Zen4對比桌面版L3快取縮小
但整個CCX共用16MB的L3
4個Zen4c每核平均也能分配到2.6MB的L3
以桌面的8500G為例
Zen4c小核的最高時脈為3.7GHz
參考一些評測,跨小核的延遲並未明顯增加
Phoenix 2 APU的Zen4c
在應用上就是時脈較低的核心
這次的Zen5 Strix Point APU
配置4個Zen5+8個Zen5c大小核,總共12核心
其中4個Zen5大核心
給到和桌面一樣完整的L3(每核平均4MB)
但8個Zen5c小核,則精簡到僅8MB L3
每核心平均只有1MB L3
依之前AMD公佈的投影片說明
https://i.imgur.com/8b3nqmH.jpeg
分別為二組獨立的CCX
4個Zen5的CCX共用16MB的L3
8個Zen5c的CCX則只共用8MB的L3
二組CCX彼此使用Infinity Fabric相連
有點類似以前Zen2時的設計
Strix Point APU這樣的雙CCX配置
導致跨二組CCX上核心存取時
會受限於Infinity Fabric的頻寬
跨CCX的延遲和頻寬可能會受不小影響
而且Zen5c的CCX僅有8MB L3快取
大小核效能的落差可能更凸顯出來
在6月時一篇Ryzen AI 9 365偷跑詳細測試中
就能看出這次雙CCX設計的特徵
https://blog.hjc.im/zen5-preliminary-review.html
Ryzen AI 9 365這顆APU為Strix Point核心
遮蔽2個Zen5c小核
為4個Zen5+6個Zen5c總共10核心的配置
文章中跨二組CCX的同步測試
https://i.imgur.com/zIrijeT.jpeg
都有明顯受影響的情形
延遲增加至170ns
頻寬從28000MB/s左右降至9000MB/s等級
Strix Point這次的雙CCX設計
在跨CCX的應用上
可能也抵銷了一些這次給到4個滿規
Zen5核心的性能優勢
不過Strix Point的能效表現仍是不錯的
Strix Point雙CCX的架構
AMD在設計初應就知會有這情形
但Strix Point主要面向移動端產品
配置12核心和16CU RDNA3.5內顯
各方面都已有不少提升了
明年還會有一顆面向主流市場
原生8核心Zen5 APU「Kraken Point」推出
配置4個Zen5+4個Zen5c的大小核設計
內顯是8CU規模,NPU維持50TOPS算力
看起來非常適合掌機和低功耗裝置
到時可以觀察看看這一顆APU
大小核會不會回到採用單CCX的設計了
--
推解說,所以延遲高的原因看起來似乎
就是L3不夠+IF頻寬不足,導致這樣的結
果發生
IF頻寬高要更耗電所以頻寬給很少嗎
下一代移動端應該就是改進延遲問題了
這次就算有延遲問題整體表現還是很亮眼
遊戲是可惜了,但會買這類型產品的遊戲
應該都是附加價值吧
推解說
推詳細解說
遊戲筆電大概還是得要等全大核或是單CCX
筆電的cpu功耗最重要。現在分成兩個ccx,
一個是lowish power island,平常就用這個
高功耗的ccx可以關掉。你串在一起無法關掉
省電。ringbus很耗電的。上一代的反應不好
就是功耗降不下來。這個跟MTL的lpe有點像
但MTL的兩顆ecore太少了。
以後主流一定是要分流的
AMD好像是Mesh但我資訊很久沒更新了
哦是在說Intel P/E核同在ringbus耗電
筆電功耗很重要不能像桌面端那樣
anandtech 有把前一代的 latency 拿來做對照
延遲變高,但效能還是把前一代壓在地上打啊
主要是遊戲方面這顆就是夠用就好
這問題目前看起來就有但不妨礙他是一顆
很強勁的SOC這樣,下一代能改善是更好
RingBus和Mesh都是Intel的架構 AMD就是CC
X和IF架構
看過說Zen3(?) 8C CCX的拓樸為非全連
結的mesh
Zen3最大的改良就是ringbus。
oop又要來懂得都懂了嗎
原來是..官方說ring但評測認為非單純
ring
我直接跳成mesh抱歉XD
你那個ring跟cache的ringbus是不同的東西
哦!ring是A-B-C...接力相連 ringbus
是地鐵站嗎
最喜歡看兩家粉絲吵架了 兩邊信仰都很純
所以我不想再講了,不是來鬧場,就是真的
完全不懂。
https://reurl.cc/XR667e Zen3 ppt
第10頁,所以正解ring bus XD
獻醜了,原來是說AMD L3快取一個環跟
Intel環上還有IMC,QPI,IO等站 不一樣
AMD不會為了cross CCX問題去開發12個
核的CCX,只有Zen3那次革新 4→8核,
要堆核心就用IF連結每個[至多8核]CCX
Phoenix 2 APU那張圖由於是2*Zen4+4*
Zen4c,6個核所以也能容納一個CCX內
16MB可能是拆成大核4MB*2+小核2MB*4
羅技無線裝置省電,且有bolt,鍵鼠共用
抱歉推錯篇
查到Bergamo的Zen4c也是每核有2MB L3
但Zen5c一個CCX可以上到16核各1MB L3
之前oopFoo網友po的Phoenix2 (Z1)情報
大小核都在同一個Ring上 共用完整16MB L3
比如R3 7440U這顆4核心APU 參考AMD官網資料
只有1個Zen4+3個Zen4c(Phoenix2遮蔽下來的)
L3也進一步砍成4個核心共用8MB L3快取
看↑推文以前猜Zen5c L2會不會減半,
現在確定維持1MB,是不是其他細節也
跟Zen5一樣,還算是同質核心?
我也覺得這次Strix Point直接採用雙CCX設計
可能AMD是為了省事 像之前Zen3 Cezanne APU
^看來L3的slice不是一定要4+2*3=10MB
因為都在ring上共用 延遲週期也一樣
然後遵守2的倍數比較簡單
如果省電是動態關CCX就猛了
可能直接從Zen2 Renoir APU的晶片配置上
替換成Zen3 CPU架構的CCX配置來延續晶片設計
因為對比Cezanne APU和Renoir APU的Die shot
Zen3 Cezanne的Die上有一塊沒功能的區域
所以AMD省事省設計也不是一二次了
Cezanne從Renoir搬過來 有很多留白處
https://redd.it/p48mop ^來源這篇
Zen5c更多資訊就看看Kraken Point設計如何了
畢竟這次Strix Point晶片據說成本不低
Kraken Point可能是更面向主流市場的晶片
8000G系列下一代桌面版APU 也可能會用Kraken
先猜Kraken Point有2CCX,4個Zen5c的
CCX砍半剩4MB L3
我覺得Kraken的4個Zen5大核可能仍會精簡L3
就像過往Zen4、Zen3那樣共用16MB L3的設計
這樣的設計大小核仍在同一個CCX上機率不低
Kraken APU設計方向可能成本能省則省
了解 而且16MB對任何一個核都是足夠
有可能真的精簡化1CCX 16MB
甚至測cinebench少掉的L3都不影響XD
重點就是比上一代又強又省電 End
Kraken Point不知還會不會出。現在全力在
AI上。Strix其實不錯,4大核8小核是蠻平衡
的設計。遊戲本來就不是筆電的重點。
拉這麼遠勢必受到物理性質限制,要克
服就是增面積跟更耗電更熱
再怎麼樣做得比跨die還慢就是有點誇張了
沒chiplet能搞到延遲比過PCB還慢 有點
神奇
神奇什麼? 啊就為了省電阿
比較神奇的是延遲低但跑遊戲還是輸的Inte
l 到底幹什麼吃的?
孫燕姿:好~~~~~~神~~~~~~奇~~~~~~~~
Strix Point這顆如果拿來覆蓋中低階產品
成本應該是偏高的 中低階需要一顆更小核心
Kraken Point這顆是更精省取向的核心
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