[情報] AMD與TSMC合作的3D Chiplet分析
AnandTech上 Dr. Ian Cutress 針對蘇媽在Computex Keynote演講揭露的新科技
與台積電共同開發的3D V-Cache technology的介紹與分析
技術簡介:
1. 這項科技是將cache以3D堆疊在上方 讓每個核心可以擁有的cache增加
以目前的Ryzen 5900X做展示 原先每個chiplet可以有32MB的cache
在上方堆疊64MB的Cache後就有96MB的cache
12核/16核的處理器因為有兩組的chiplet 全部將會有192MB的cache
2. 5900X+這項技術的樣品遊戲效能展示平均能增加15%的FPS (四款遊戲平均)
AnandTech的分析:
1. 當尺寸微縮越來越艱難時，未來表現會越來越需要這樣的新設計來提升效能
2. 沒有預料到AMD會在此時做這樣的宣布，AMD與台積電合作3D Fabric已有一段時間，
但沒有想到這麼快就會看到桌上處理器的樣品
3. 這明顯是台積電3D Fabric裡的SoIC Chip-on-Wafer，台積電已經展示過12層的技術， 這邊只用了2層，但台積電展示用的是non-active layers。這樣堆疊的疑慮是散熱， 而cache適合這樣堆疊，因為不會增加太多散熱的需求。
4. AMD和Intel在3D堆疊的方式有了分岐，AMD用的是矽穿孔(Through Si Via, TSV)
Intel用的是microbumps。TSV與microbumps相比，AMD可以擁有比較高的頻寬傳輸和
較佳的功耗。Microbumps做為chiplet的連結，會耗費較多體積與電力，但也讓Intel 可以把邏輯單元同時放在上下兩個die。通常會喜歡把logic放在上方的die以利散熱
，但把邏輯單元拉離載板也意味著需要由下往上做電力傳輸。為了把兩種技術的優點 結合，現在Intel和TSMC都有類似的計畫要把microbumps和TSV融合在一起。
5. 如果AMD也是用7nm製程做上方的cache，經計算每個處理器將會需要多45%的晶圓面積 ，在晶片短缺如此嚴重之際，可能會影響AMD願意採用這樣設計的產品數。因此AMD
說會先在"最高端"的產品應用這項科技。
6. 在效能進步方面，cache的增加會幫助遊戲表現，但是在其他應用方面就沒有太大幫助 。這可以從Intel的Broadwell處理器測試看出，其具有128MB的L4 cache，但只在遊戲 和壓縮/解壓縮上有明顯進步。AMD以後怎麼在遊戲以外的應用賣這個技術將很有趣。
7. 最後是時間軸，AMD說運用這項技術的產品將在年底量產，但這不確定會不會是Zen4
。Zen4用的是5nm製程，而AMD展示堆疊的cache是7nm製程。AMD是要7nm+7nm還是5nm+ 7nm目前還不知道，但作者推測AMD也許會把這項技術應用在比目前Ryzen桌面處理器
更高貴的處理器。
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什麼 只用了兩層功力
繼續等
基本上應該還是Server為主啦 AMD這
樣設計的好處就是這種強化的CCD 每
個平台都能換上去 哪天料太多家用
隨便下放都可以有產品 高度也調成
跟沒cache差不多 基本上就是替換料
的感覺 換上CCD"+" 就變更屌的CPU
比較大的問題就3DIC良率應該不好
製程也多好幾道 成本不低 最後終端
價格應該不會好看
溫度呢？
運算單元上只疊了一層薄薄的dummy
溫度應該沒影響拉 應該
Broadwell用的是edram L4，和一開始
就為3dic設計的sram L3差很多捏，傳
統2d sram在增加容量後，雖然hit ra
te會增加，但因為面積變大，繞線長
，所以延遲也會變大。3dic可以有效
減少繞線長度，所以容量增加，延遲
卻不會增加太多
當然啦，如果你原本的應用就已經塞
得下L3，或是頻寬使用不高，資料預
取能及時把資料搬進L3，那你就看不
到大L3的好處
看文章描述 要是用上十二層功力 怕
不是像志志雄一樣 打15分鐘整個U就
要燒掉了
所以她可以直接當L3用嗎 看有些人
以為她只能當L4用
過TSV的latency不是也加蠻多的嗎?
你樓上樓下只隔了20um，可是你一層
樓是6x6mm，你覺得你上下樓比較快還
是跑到同一層對角線比較快？
推整理跟翻譯!
tsm 3dic技術很久了 現在才有客戶真
的demo要量產
這肯定是可以當L3用的不然往原本的
SRAM上面堆就沒啥意義
為什麼不往橫的長 不是說7nm讓晶
片面積太小不好傳導熱量？
同製程會好做很多啦，不同製程要整
個ic layout重新設計
等於完全不一樣的產品
橫的長距離太遠延遲高，面積大良率
也差
cutress (作者) 去跟 amd 確認了
啊不過蘇媽賣的價位應該是現在的兩
倍
是用在 zen3 年底量產
小晶片可以減少die size，減少晶圓
浪費和提高良率
GG快成為世界最大的高速記憶體製造
商了，cache做的比邏輯電路佔的面積
還多了
該不會以後入門級CPU就要上水冷了吧
？
見證GG黑科技的時候到惹
不懂 Cache沒有很熱 為什麼不是放下
方層?
這樣散熱會很難搞吧
現在的架構，放下方難啊。老實說這
有點是AMD的恐慌之舉。現在這個樣子
放上層線更難走啊
有各種問題，成本又高，產能排擠，
除非AlderLake比想像強，不然無法
解釋。
這額外的L3是疊在原本的L3上 沒蓋
到CCD核心 散熱問題不嚴重
別想太多 單純就是拿成熟產品試一
下黑科技膠水的能耐 未來才好大量
應用
ohhhhhhh~~~~
不知道AMD想量產多少 但這個彈性
看起來還蠻大的 CCD跟有Cache的CCD
盡量做成能無痛交換的規格了
anandtech 這篇第一張圖就有寫了
去年初就發表過他要這樣弄
我倒覺得應該反過來看，amd可能認為
zen3上3d v-cache就能扛alderLake了
這種設計可能主要是給伺服器
和超級電腦、AI和Gaming
很多應用很吃記憶體
有3DIC，又可以區分出不同的產品線
像Ryzen, Ryzen pro, Ryzen extreme
也可以弄個EPYC 和 EPYC extreme
笑死 還恐慌之舉勒 真的夠恐慌就不
會再浪費時間出個XT來騙錢了啦
目前的消息都是說ryzen沒講到epyc
實際上產品規劃怎麼跑就不知道了
不過發布會也只有講到遊戲性能提升
其他應用有沒有提升也不知道
如果效果太單一化 其實也沒必要整
個產品線都上去
zen3在n年前開始設計的時候就已經規
劃好要用x3d L3，底層CCD連tsv pad
都預留好了，L3也是完全為3D打造，
怎麼可能是最近才加的啦
推台灣林先生
所以…以後還需要買記憶體嗎？
EHP越來越近 那肯定不只疊一層0.
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