Re: [提問]AESA和APAR的差別，賞金500P

ejsizmmy 11/12 09:55fpga就開發方便，改起來不用重新流片

user1120 11/12 10:09DSP+ASIC+FPGA, 這要算是整個系統了，FPGA只是裡面

user1120 11/12 10:09腳色之一

user1120 11/12 10:10從速度快、彈性低 到 速度慢、彈性高，

user1120 11/12 10:11就 ASIC --> DSP --> FPGA

user1120 11/12 10:12理論上絕大多數的雷達信號處理，都開ASIC 去做，

user1120 11/12 10:12也不是不行，就成本高、彈性低，但至少性能是可以

user1120 11/12 10:12保證的，只是彈性是真的太低就是了

squelch 11/12 10:54就分段取樣處理再合併處理就好了，沒有那麼困難。

squelch 11/12 10:54差別在處理結果的時間延遲會比較大，這本來就是會

squelch 11/12 10:54發生的的事。另外設備體積也比較大，吃電這樣。FPG

squelch 11/12 10:54A主要用途是預先設計電路，評估可行後再做成ASIC。

squelch 11/12 10:54FPGA可以模擬純硬體下電路延遲，但是韌體程式的時

squelch 11/12 10:54間延遲這要設計人員自己算這樣而已。

wahaha99 11/12 11:42"理論上" ASIC可以做到 1 clock FFT 吧,

wahaha99 11/12 11:43從Load到計算到輸出,用多pipeline就好

wahaha99 11/12 11:43那ASIC能做, FPGA就能做才對, 只是最高頻率比較慢

wahaha99 11/12 11:44所以說FPGA比DSP慢我很訝異,那個可以做專用指令啊

wahaha99 11/12 11:44連你要的資料長度都是指定好的

wahaha99 11/12 12:00(不然那些50G/s的示波器怎麼做的)

kdjf 11/12 12:15fpga正常來說cell小很多，tree又大又長，用來做FFT

kdjf 11/12 12:15這種很淺的計算會比DSP慢很多... 有ASIC效能的 FFT

kdjf 11/12 12:15模組幹嘛不用

kdjf 11/12 12:2150Gs的Scope就是用hybrid, 類ASIC的serdes模組把資

kdjf 11/12 12:21料放到很大的平行memory bus，FPGA負責的是trigger(

kdjf 11/12 12:21什麼時候開始搬資料去RAM，offset位置)之類的邏輯，

kdjf 11/12 12:21操作還有後面的超大平行bus

kdjf 11/12 12:23FPGA的宣稱速度通常是指clocked doman可以跑多快，

kdjf 11/12 12:23並不是前面的組合邏輯怎麼接都保證能跟上

cwchang2100 11/12 14:05令人驚訝的是居然對UHF雷達的頻寬3GHz的這種逆天言

cwchang2100 11/12 14:06言論可以無視?! 難道170cm身高的人可以長出3公尺的

cwchang2100 11/12 14:07LP嗎?? 這會不會太過分了一點?? 這種也能過?

cwchang2100 11/12 14:09對於FPGA的速度,基本也是誤解,因為IC設計公司是拿來

cwchang2100 11/12 14:10模擬IC的,硬體的利用上,因為是模擬,所以本來就沒有

cwchang2100 11/12 14:11效率,一般需要高速的場合,並不是這樣用FPGA的.

cwchang2100 11/12 14:11就像FFT,FPGA完全可以比DSP快,因為可以不必存DRAM,

cwchang2100 11/12 14:12直接硬體做出幾階的FFT計算器,中間不需要緩存.

cwchang2100 11/12 14:13這是DSP根本做不到的地方.一般來說FPGA都是會比DSP

cwchang2100 11/12 14:15更快.早期的挖礦機都是FPGA用做的.只要演算法夠好

cwchang2100 11/12 14:17FPGA是可以很快的.GPU的優勢是量大,複雜計算單元夠

cwchang2100 11/12 14:19多夠大,這就是等價的FPGA做不到的事,輸在CP值.

snalvc 11/12 20:02如果你真的有去翻前面提到的那本書，你會看到他引用

snalvc 11/12 20:02的關於RF直接取樣ADC的解析度/採樣率的預測其實有被

snalvc 11/12 20:02超越。在這個時間點來說，搬出Versal這種大傢伙超級

snalvc 11/12 20:03認真優化，12bit RFADDA的LFM雷達處理應該勉強可以

snalvc 11/12 20:03ㄍㄧㄥ到IBW=1GHz，但PRF一定高不起來。更大條的問

snalvc 11/12 20:03題是你不管用stretching processing還是全數位，類

snalvc 11/12 20:03比前端要在整個1GHz頻寬上保持平坦的響應是很困難的

snalvc 11/12 20:03事情，所以覺得IBW>1GHz有點誇張。雖然是PESA但AN/S

snalvc 11/12 20:03PY-1 IBW也才40MHz。FPGA要利用它可以高度平行化的

snalvc 11/12 20:03方式去設計，跟ASIC優化的方向很不一樣，不能拿那些

snalvc 11/12 20:03只是拿FPGA來做ASIC設計emulation的跑的很慢，來論

snalvc 11/12 20:03證專為FPGA架構優化的設計也會跑得一樣慢。良好設計

snalvc 11/12 20:03的FPGA based 脈衝都卜勒雷達絕對可以做到IBW>100MH

snalvc 11/12 20:03z。GPU也是可以高度平行化而且單位算力便宜，但它和

snalvc 11/12 20:03ADC/DAC交換資料的介面會是瓶頸，GPU不像X和A的FPGA

snalvc 11/12 20:03都有直接把RFADDA做成一顆的產品。

ejsizmmy 11/12 20:17路過說個事情，不要太相信GPU的運算，因為「精度」

ejsizmmy 11/12 20:17有差

kdjf 11/12 20:53GPU從double到FP8都支援啊，客戶自己選要用什麼精度

cwchang2100 11/12 21:14有個真很猛的狠貨! TI的 ADC12DJ5200-SEP!

cwchang2100 11/12 21:15https://www.ti.com/product/ADC12DJ5200-SEP

cwchang2100 11/12 21:16太空規的超高速ADC,10.4-GSPS,每百顆近三千萬美金.

cwchang2100 11/12 21:18這種就可以直接做數位的Stretching Processing了.

cwchang2100 11/12 21:18剩下的問題在於你的口袋有多深,銀子夠不夠多.

cwchang2100 11/12 21:20抱歉,看錯了,每百顆30萬美金,把小數點三位看錯了.

cwchang2100 11/12 21:22再度抱歉,是每百顆三萬美金,貴了點,不過應該還是有

cwchang2100 11/12 21:22人買得起.

daydream314 11/13 09:00cw網友提的這ADC 說不定不是錢的問題，是人家願不

daydream314 11/13 09:01願意賣的問題 有些美國就是不賣

daydream314 11/13 09:01我不熟GPU 不過很多FPGA確實已經搭配低延遲 AD/DA

daydream314 11/13 09:01雷達電戰都方便

kdjf 11/13 13:29這顆的SNR/ENOB就很低=容易被雜訊電戰干擾...

kdjf 11/13 13:29全系統效能要經過完整架構評估，堆料不一定有好結果

kdjf 11/13 13:32當然額外的前級也會降SNR，所以沒有說最後整體效能

kdjf 11/13 13:32一定會哪個好，一切都是需要工程評估

cwchang2100 11/13 14:46有一好沒兩好,特別是這種超高頻的都是這樣.

cwchang2100 11/13 14:47設計者本來就要做取捨,還有和其他元件的匹配性.

cwchang2100 11/13 14:48主要還是一個莫名其妙的1GHz頻寬,平時根本碰不到.